收发器关键技术
信号完整性收发器中的锁相环(PLL , phase locked loop ) , CDR(clock and data recovery) ,8B/10B编等各个混合信号模块设计中有模拟信号，如PLL中的压控振荡器，也有数字信号，如PLL中的分频器等。在一个芯片中，同时存在模拟和数字信号，容易产生电源同步噪声、地反弹和信号串扰。并且收发器的更高数据率意味着非理想的传输线效应会使布线更加困难，各层中的铜线会产生“趋肤效应”，高频信号掠过导体的表面，增加了信号衰减。
收发器系统硬件组成
每一路高速收发器包括发送器和两个通道，发送器和都是由物理编码子层(PCS,p场si-cal coding sublayer)与物理介质附加子层(PMA , physi-cal media additional sublayer)两部分组成。PCS包括兼容所支持协议的收发器中的数字功能的硬核逻辑实现，发送通道包括相位补偿FIFO、字节串行器、8B/10B编码器等模块;接收通道包括字对齐器、速率匹配FIFO,8B/10B、字节解串器、字节排序器、相位补偿FIFO等模块。PMA包括I/O缓冲器的模拟电路、CDR、串行器/解串器(SER/DES以及用于优化串行数据通道性能的可编程预加重与均衡。设备收发器通道工作时，FPGA架构中的输出并行数据通过发送器PCS和PMA进行传输，终转化为串行数据发送出去。接收到的输人串行数据通过PMA和PCS的处理以串行数据格式传输到FP以架构内部中，进行下一步的处理。
收发器的相关概述
高速收发器使大量数据点对点进行传输成为可能，这种串行通信技术充分利用传输媒体的信道容量，与并行数据总线相比，减少了所需的传输信道和器件引脚数目，从而大大降低通信成本。一个性能好的收发器应具备低功耗、小尺寸、易配置、等优点，以使其容易集成到总线系统中。在高速串行数据传输协议中，收发器的性能对总线接口传输速率起着决定性的作用，也在一定程度上影响了该种总线接口系统的性能。本研究解析了高速收发器模块在FPGA平台上的实现，也为各种高速串行协议的实现提供了有益的参
485收发器
RS-485和RS-232一样，都是串行通信标准，现在的标准名称是TIA485/485-A，但是人们会习惯称为RS-485标准，RS-485常用在工业、自动化、汽车和建筑物管理等领域。
RS-485总线弥补了RS-232通信距离短，速率低的缺点，RS-485的速率可高达10Mbit/s，理论通讯距离可达1200米；RS-485和RS-232的单端传输不一样，是差分传输，使用一对双绞线，其中一根线定义为A，另一个定义为B。
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